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（原标题：0.7nm要来了，Imec和Intel：分享道路图）

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英特尔、台积电和三星现时正在将其工艺鼓舞至 1.8nm（18A）和 1.6nm（16A），采选全栅极晶体管（英特尔称之为 RibbonFET），并进一步鼓舞至 14A 节点。对于更远的工艺，imec 一直在参谋工艺道路图障碍一代互补场效应晶体管 (CFET) 堆叠晶体管。下一步是圭臬单位，将 CFET 与布线相集结。

本周，imec 将在 2024 年 IEEE 国外电子竖立会议 (IEDM) 上展示其 CFET 圭臬单位。圭臬单位包含两行 CFET，中间有一个分享信号布线墙。凭证 imec 的盘算推算本事协同优化 (DTCO) 参谋，这种双行 CFET 架构的主要上风是简化了工艺，并显耀减少了逻辑和 SRAM 单位面积。与传统的单行 CFET比较，新架构允许将圭臬单位高度从 4T 裁减到 3.5T 。

imec 还在 IEDM 上展示了这种双排 CFET 架构的一个要津构建模块：一个功能性单片 CFET，其后头径直战斗底部 pMOS 器件的源极/漏极，早在 6 月份他就对此进行了描绘。该器件采选 EUV 后头图案化构建，可确保后头电源和信号布线密集，以及由正面、后头战斗和后续后头金属层创建的源极/漏极之间高超隐私（<3nm 精度）。半导体行业在制造单片 CFET 器件方面获得了长足的跳跃，这些器件有望在逻辑本事道路图中取代全栅纳米片 (NSH)。n 和 pFET 器件的堆叠与用于电力传输和信号布线的后头本事相集结，有望在功率、性能和面积 (PPA) 方面带来上风。

但是，在电路层面，仍有多种罗致不错将 CFET 集成到圭臬单位中，以守护或增强预期的 PPA 上风。尤其具有挑战性的是中线 (MOL) 流通，行将源极/漏极和栅极触点流通到第一条金属线（后头和正面）的互连，并确保电源和信号的顶部到底部流通。

(a) 单行 CFET 和 (b) 双行 CFET 的见地默示。触发器 (D 型触发器或 DFF) 的布局娇傲，从单行过渡到双行 CFET 时，单位高度和面积减少了 24nm（或 12.5%）

从 DTCO 的一项比较圭臬单位架构的参谋中，imec 标明双排 CFET 在 A7 逻辑节点的可制造性和面积着力之间罢了了最优均衡。这种新架构从基单位运行，其中 CFET 的一侧针对电起源通进行了优化 - 包括一条电源轨 (VSS)，用于将电源从后头运送到顶部器件，以及为底部器件提供径直后头流通。另一侧针对信号流通进行了优化，通过提供中间布线壁 (MRW) 来罢了从上到下的流通。然后通过镜像两个基单位酿成双排 CFET 圭臬单位（具有两排堆叠器件），这两个基单位分享换取的 MRW 以罢了信号流通。

“咱们的 DTCO 参谋标明，每 3.7 个 FET 分享一个 MRW 足以构建逻辑和 SRAM 单位。与‘传统’单行 CFET 比较，这使咱们八成将圭臬单位高度从 4T 进一步裁减到 3.5T。这意味着 SRAM 单位的面积显耀减少 15%”，imec DTCO 样貌总监 Geert Hellings 说谈。

“与采选 A14 NSH 本事构建的 SRAM 比较，基于双行 CFET 的 SRAM 可使面积缩小 40% 以上，为 SRAM 提供了进一步的彭胀旅途。”

双排 CFET 还简化了工艺，因为两排 CFET 器件之间共用一个 MRW 沟槽。这么就无需特等的高纵横比通孔来流通顶部和底部器件（若是需要），从而裁减了 MOL 工艺的复杂性和资本。

Hellings 默示：“自 7nm 本事节点以来，除了传统的竖立缩放以外，通过 DTCO 进行的圭臬单位优化还提供了越来越大的节点到节点密度增多份额。”

“对于咱们对 CFET 架构的 DTCO 参谋，咱们从改日 CFET 工场设思的工艺才能运行，以确保与行业关系的工艺经由。此外，咱们通过在 imec 的 300 毫米洁净室中进行的本事见地考据来考据咱们的诬捏工场见地。诬捏工场和施行磨砺线行径的集结是鼓舞咱们道路图的要津一步。”

除了imec以外，咱们也看到了英特尔的分享的新进展。

英特尔的三大打破

今天，英特尔代工本事参谋团队晓示了期骗超硅材料（ beyond-silicon materials）、芯片互连和封装本事等本事在二维晶体管本事方面获得的本事打破。该公司将在 2024 年 IEEE 国外电子竖立会议 (IEDM) 上发表七篇我方的论文以及与 imec 等行业相助伙伴相助的两篇论文，以展示其参谋效果。

英特尔败露的信息包括一项新参谋，该参谋提升了全栅 (GAA) 晶体管的限制和性能，包括使用硅和使用超硅材料的原子级厚度 2D 晶体管。英特尔还详尽了其减法钌本事，该本事可提升互连性能和可彭胀性，最终罢了晶体管之间更小的连线，以及一项芯片封装打破，可将芯片到芯片的拼装笼统量提升 100 倍。

英特尔本事参谋团队是英特尔代工场的一部分，当年 50 年来，该团队一直被称为组件参谋团队。该团队起劲于引诱近期生意化的产物，而不是英特尔实验室的长久磋磨。本事参谋团队以为英特尔的好多基础本事铺平谈路而著明，最新的变调本事（如 PowerVia 后头供电和 RibbonFET 栅极环绕架构）均源自该团队。

互连彭胀获得打破

跟着晶体管变得越来越小，流通它们的导线（互连线）也必须变得越来越小。铜是数十亿纳米级导线的首选材料，这些导线在芯片里面复杂的 3D 网格中传输电力和数据。事实上，当代芯片里面的互连线长达 50 英里。但是，缩小这些微不雅导线的才能正在徐徐减轻，而且大多数替代决策不合适大量量分娩。这是迈向更小工艺节点的要津约束。

与您在家顶用于电器的圭臬铜线相配相通，在晶体管之间传输电子的电线需要绝缘隐私层，以提神电子插足不该去的地点，但这会导致电线收缩的问题。

由于铜镶嵌工艺的条目，缩小处理器中的互连线相配贫窭，铜镶嵌工艺是一种用于制造互连线的添加工艺。最初，创建一个沟槽，然后在沟槽中千里积一个用作绝缘体的樊篱。然后在樊篱顶部搁置一个种子层，以便进行铜电镀；然后，在顶部千里积铜。然后抛光掉顶部饱胀的材料。

如上图所示，减少铜的用量有助于使导线变细，但同期也会裁减铜（本色）与抵御层和种子层的比例，因此跟着导线的缩小，电阻率会呈指数级增多。这意味着导线承载的电流会减少，从而裁减竖立速率（以过火他影响）并影响电容。

英特尔本事参谋团队引诱了一种合适大量量分娩的工艺，该工艺使用钌代替铜，并使用气隙（air gaps）代替樊篱（barriers），后者是英特尔在 14nm 工艺节点中引入的一项本事。没错，不是使用物理绝缘樊篱来让电子转移到正确的位置，而是使用空气动作绝缘体（空气的介电常数约为 1.0），这也大大提升了电容（英特尔宣称 14nm 的电容提升了 17%）。

英特尔尚未显现其减法钌（Subtractive Ruthenium）工艺的详实细节，但一般来说，该工艺的罢了样式是千里积钌，使用光刻胶图案界说所需的互连格式，然后蚀刻掉涌现的材料以留住图案化的互连。咱们细目会在演示过程中了解更多细节。

英特尔默示，其带有气隙的减法钌工艺可在 25 纳米以下间距（互连线之间的中心到中心距离）下提供高达 25% 的电容和匹配电阻。英特尔默示，其参谋团队“初次在研发测试用具中展示了一种实用、经济高效且合适大量量制造的带有气隙的减法钌集成工艺，该工艺不需要在通孔周围竖立崇高的光刻气隙禁区，也不需要需要罗致性蚀刻的自瞄准通孔经由。”

英特尔磋磨最初将这种本事用于间距最小的最要津层，而圭臬铜本事将用于不太敏锐的表层。诚然，这也成心于其 PowerVia 后头供电。最终，这些较小的导线将八成流通到较小的晶体管，英特尔默示，这项本事可能会在改日的英特尔代工场节点中使用。

环栅（GAA）晶体管的打破

英特尔的 RibbonFET 是 FinFET 问世 13 年以来英特尔的首款新式晶体管盘算推算。它是英特尔首款全栅 (GAA) 晶体管，初次亮相时采选 20A 和 18A 节点。它采选堆叠的纳米片，实足被栅极包围，而不是像 FinFET 那样三面包围鳍片。

现时，挑战在于进一步缩小 GAA 盘算推算，英特尔正在通过圭臬硅盘算推算和使用新的 2D 材料来处分这一问题。借助圭臬硅，英特尔的晶体管败露娇傲增强的全栅极 RibbonFET CMOS 缩放，栅极长度为 6nm，纳米带/纳米片厚度为 1.7nm，同期提供检阅的短通谈效应和更高的性能。

在第一面，右侧的栅极长度与电子速率图娇傲了令东谈主印象深切的弧线。幻灯片中间的表格娇傲了与现存晶体管本事的比较，其中纳米带的 Tfin/Tsi（鳍片厚度/纳米带厚度）险些是 FinFET 中使用的鳍片厚度的两倍。

最大的问题是，硅之后是什么？在 CFET 晶体管问世之后，GAA 的下一步是将 NMOS 和 PMOS 晶体管中使用的材料改为 2D 材料（厚度惟有几个原子）。第二张幻灯片详尽了英特尔使用原子厚度的过渡金属二硫化物 (TMD) 材料获得的进展，东谈主们盛大以为，TMD 材料是硅之后使用的材料。

英特尔使用钼基材料制造了栅极长度为 30nm 的 2D 全栅极 NMOS 和 PMOS 晶体管。英特尔宣称，这一努力罢了了“同类最好的 NMOS 驱动电流”，比第二好的已发布限制提升了 2 倍。右侧图表娇傲，该参谋用具的施展优于其他雷同的 TMD 探索性参谋。

英特尔的晶体管专题还回顾了当年 60 年的晶体管本事，并号令业界采选行径，引诱在低于 300mV 的超低 Vdd（电源电压）下职责的晶体管，这比今天的 1V 范围大幅裁减。这是 2030 年代和 2040 年代的蔓延方向。

值得一提的是，最近有一个对于Intel 18A工艺良率仅有10%的传言。对此，英特尔的前CEO Pat Gelsinger修起谈：“将良率说成 % 是不对适的。大晶粒的良率较低，小晶粒的晶粒良率高。任何使用良率百分比动作半导体健康景况的目标而不界说芯片尺寸的东谈主，王人不了解半导体良率。良率以颓势密度默示。”

先进封装的打破

英特尔的新罗致层滚动 (SLT：Selective Layer Transfer) 本事八成以极高的速率将通盘芯片晶圆流通到另一个晶圆上 — 英特尔默示，SLT 可将芯片到芯片拼装过程的笼统量提升 100 倍。借助 SLT，不错一次性将通盘充满芯片的晶圆流通到底层晶圆，况兼不错罗致单个芯片进行键合，而其他芯片则不错扼杀。该本事使用无机红外激光脱键合。

英特尔还指出，SLT“使超薄芯片具有更好的生动性，与传统的芯片到晶圆键合比较，不错罢了更小的芯片尺寸和更高的纵横比。”英特尔对这项新本事的描绘并空幻足明晰，是以咱们但愿从演示中了解更多信息。这似乎将成为使用重组晶圆的顺次的绝佳替代决策。

英特尔还将受邀在 IEDM 上就改日的封装处分决策发饰演讲。上头的幻灯片展示了 EMIB-T，此前从未败露过。教唆一下， EMIB 是英特尔的镶嵌式多芯片互连桥，是 一种将芯片流通在通盘的低延迟、低功耗和高带宽互连。

英特尔显现，EMIB-T 代表 EMIB-TSV。此变体记号着首个使用 TSV 通过桥接器发送信号（而不是将信号绕过桥接器）的 EMIB 罢了。

https://www.eenewseurope.com/en/imec-shows-double-row-cfet-standard-cell-for-a7-process-node/

https://www.tomshardware.com/pc-components/cpus/intel-looks-beyond-silicon-outlines-breakthroughs-in-atomically-thin-2d-transistors-chip-packaging-and-interconnects-at-iedm-2024

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