博通正在蓄意6000 精深毫米的芯片，12个HBM
发布日期：2024-12-06 09:56 点击次数：55
（原标题：博通正在蓄意6000 精深毫米的芯片，12个HBM）
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本周早些时候，咱们报说念了 Marvell 在 AWS 上赢得多年多产物条约的要紧告成。博通也不甘寂寥，晓示其新的 3.5D XDSiP 技能将用于决议于 2026 年投产的下一代 XPU。道理的是，博通示意，它是第一个使用 Face-to-Face 3.5D 堆叠的公司。东说念主工智能正在股东芯片变得更大，因此需要共同封装更多组件。因此，封装在改日将是一件大事。
以下是该公告的概括幻灯片。值得全球忻悦的是，该公司正在接头在此蓄意中集成进步 6000 精深毫米的硅片和 12 个 HBM。
咱们知说念的是，XPU 变得越来越复杂。
吸收麇集封装的部分原因是逻辑芯片（尤其是 SRAM）的扩展速率正在放缓。因此，麇集封装多个硅片不错让每个部分使用最好工艺节点。它还不错制造更大的芯片。
动作 3.5D XDSiP 封装的一部分，博通设念念将计较中枢从逻辑块中移出。相背，这些计较中枢不错构建在当先的工艺节点上。其余逻辑、HBM 链路、PCIe 和 100GbE/200GbE 芯片等芯片间互连以及高速 SerDes 不错位于不同的逻辑芯片上，尽管该芯片不在当先的工艺节点上。
这里的部分念念法是，只对影响最大的计较中枢使用当先的工艺是一种更具老本效益的芯片蓄意方法。博通还示意，它不错减少翘曲，这是当代多块科罚器面对的一大挑战，因为不同的块和节点以不同的速率加热和彭胀。
其中一个要紧改动是，博通正在使用 Face-to-Face 3.5D。这使得芯片不错顺利领有 HCB 联结点，而无需穿过硅通孔或 TSV。因此，芯片蓄意东说念主员不错赢得更高密度的 Tile-to-Tile 联结，从而升迁笼统量和蓄意天真性。
博通还示意，它为使用该技能的客户提供了多种不同的蓄意。以下是其中的六种，其中四种除了芯片上风外，还提供了统计数据。
这仍然是一项改日技能，但其分娩时候是在 2026 年，距离已毕不到 2 年。
封装更大的芯片是显赫升迁系统末端的一种方法。关于 AI 集群，将芯片/封装移出另一个芯片有助于扩展给定问题的内存池，并为功课添加更多计较资源。以这种模式扩展的挑战在于，入手封装外信号需要更多的功率，同期增多光学、DAC 和随机重定时器的老本。制造更大的芯片封装意味着资源团聚具有更少的封装外联结来达到给定的性能水平。它是在功率受限的环境中扩展大畛域 AI 构建的缺陷构建块。
当今咱们只念念和 CPO 通盘望望这些！
博通推出业界首个用于 AI XPU 的 3.5D F2F 技能
被完全今天晓示推出其 3.5D eXtreme Dimension 系统级封装 (XDSiP) 平台技能，使花消级 AI 客户粗放开发下一代定制加快器 (XPU)。3.5D XDSiP 在一个封装开导中集成了进步 6000 精深毫米的硅片和多达 12 个高带宽内存 (HBM) 堆栈，可已毕大畛域 AI 的高效、低功耗计较。博通通过开发和推出业界首款 Face-to-Face (F2F) 3.5D XPU 已毕了一个伏击里程碑。
试验生成式 AI 模子所需的雄壮计较才调依赖于 100,000 个以至 100 万个 XPU 的大畛域集群。这些 XPU 需要越来越复杂的计较、内存和 I/O 功能集成，以已毕必要的性能，同期最大狂放地裁汰功耗和老本。摩尔定律和工艺扩展等传统方法难以满足这些需求。因此，先进的系统级封装 (SiP) 集成关于下一代 XPU 至关伏击。在往日十年中，2.5D 集成（触及在中介层上集成多个芯片（面积高达 2500 精深毫米的硅片）和 HBM 模块（高达 8 个 HBM）已被说明注解对 XPU 开发很有价值。然则，跟着新的和越来越复杂的 LLM 的推出，它们的试验需要 3D 硅片堆叠，以已毕更好的尺寸、功率和老本。因此，将 3D 硅堆叠与 2.5D 封装相结合的 3.5D 集成有望成为改日十年下一代 XPU 的首选技能。
与正面对背 (F2B) 方法比较，Broadcom 的 3.5D XDSiP 平台在互连密度和功率末端方面取得了显赫的改良。这种改动的 F2F 堆叠顺利联结顶部和底部芯片的顶部金属层，从而提供密集可靠的联结，同期将电气侵扰降至最低，并具有出色的机械强度。Broadcom 的 3.5D 平台包括 IP 和特有蓄意历程，可高效地对电源、时钟和信号互连的 3D 芯片堆叠进行正确的构造。
Broadcom 3.5D XDSiP 的主要上风
增强的互连密度：与 F2B 技能比较，堆叠芯片之间的信号密度升迁了 7 倍。
不凡的功率末端：通过使用 3D HCB 代替平面晶粒到晶粒 PHY，将晶粒到晶粒接口的功耗裁汰 10 倍。
裁汰蔓延：最大狂放地减少 3D 堆栈内计较、内存和 I/O 组件之间的蔓延。
紧凑的尺寸：可已毕更小的中介层和封装尺寸，从而纯粹老本并改善封装翘曲。
Broadcom 当先的 F2F 3.5D XPU 集成了四个计较芯片、一个 I/O 芯片和六个 HBM 模块，充分诈欺了台积电的顶端工艺节点和 2.5D CoWoS 封装技能。Broadcom 特有的蓄意历程和自动化方法设立在行业范例器用之上，尽管芯片极其复杂，但仍能确保一次得胜。3.5D XDSiP 已在缺陷 IP 模块中展示了竣工的功能和出色的性能，包括高速 SerDes、HBM 内存接口和芯片间互连。这一配置突显了 Broadcom 在蓄意和测试复杂 3.5D 集成电路方面的专科常识。
“跟着咱们达到摩尔定律的极限，先进封装关于下一代 XPU 集群至关伏击。通过与客户密切兼并，咱们基于台积电和 EDA 兼并伴伴的技能和器用创建了一个 3.5D XDSiP 平台，”弗兰克·奥斯托伊奇博通 ASIC 产物部高档副总裁兼总司理。“通过垂直堆叠芯片组件，博通的 3.5D 平台使芯片蓄意东说念主员粗放为每个组件搭配顺应的制造工艺，同期放松中介层和封装尺寸，从而显赫升迁性能、末端和老本。”
台积电和博通在往日几年中密切兼并，将台积电最先进的逻辑工艺和 3D 芯片堆叠技能与博通的蓄意专科常识结合在通盘。张凯文，高档副总裁业务发展和全球销售台湾半导体制造公司副联席首席运营官。“咱们期待将该平台产物化，以开释 AI 改动并已毕改日增长。”
富士通和博通已兼并十余年，已得胜将多代高性能计较 ASIC 推向市集。新城直树，高档副总裁兼主宰先进技能开发，富士通。“博通最新的 3.5D 平台使富士通下一代基于 2 纳米 Arm 的科罚器 FUJITSU-MONAKA 粗放已毕高性能、低功耗和更低老本。”
目下，博通有进步五款 3.5D 产物正在开发中，大多半花消级 AI 客户皆已吸收 3.5D XDSiP 平台技能。
https://www.servethehome.com/broadcom-3-5d-xdsip-with-face-to-face-3-5d-for-2026-xpus-and-beyond/
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